我們知道，SiC MOSFET現階段最“頭疼”的問(wèn)題就是柵氧可靠性引發(fā)的導通電阻和閾值電壓等問(wèn)題，最近，日本東北大學(xué)提出了一項新的外延生長(cháng)技術(shù)，據說(shuō)可以將柵氧界面的缺陷降低99.5%，溝道電阻可以降低85.71%，整體SiC MOSFET損耗可以降低30%。

9月28日，東北大學(xué)和CUSIC在“ICSCRM2023”會(huì )議上宣布，他們針對SiC MOSFET開(kāi)發(fā)一種“同步橫向外延生長(cháng)法（SLE法）”，目的是通過(guò)在4C-SiC外延層上再生長(cháng)3C-SiC層，來(lái)解決高溫柵氧導致的可靠性問(wèn)題。

為什么需要怎么做？傳統4C-SiC柵氧層制備最大的問(wèn)題是溫度太高（約1300℃），這會(huì )導致SiO2/SiC界面出現碳殘留，導致溝道遷移率低，以及可靠性和閾值電壓等缺陷。

如果通過(guò)3C-SiC來(lái)制備柵氧層，工藝問(wèn)題可以低于900℃，可以完美解決這個(gè)問(wèn)題。根據“行家說(shuō)三代半”之前的報道，3C-SiC MOSFET的n溝道遷移率范圍為100-370 cm2/V·s。而4H-SiC MOSFET通常為20-40cm2/V·s，溝槽器件為6-90 cm2/V·s，京都大學(xué)的技術(shù)可以做到131 cm2/V·s，但也比3C-SiC MOSFET低3倍左右。

東北大學(xué)根據這思路制備了一種CHESS-MOSFET，即在4C-SiC疊加3C-SiC層，如下圖：

采用4H-SiC外延層的MOSFET（左），CHESS-MOS（右）

該研究團隊表示，CUSIC 設計的“CHESS-MOS”能夠同時(shí)降低功率損耗并確保長(cháng)期可靠性。該器件的特點(diǎn)是采用了混合外延層，既利用了3C-SiC的高遷移率，也利用了4H-SiC層的高耐壓。

然而，要實(shí)現這一目標需要開(kāi)發(fā)新的外延和晶體生長(cháng)技術(shù)，以無(wú)縫堆疊兩種不同晶格SiC層。因此，該研究團隊開(kāi)發(fā)了SLE方法。

簡(jiǎn)單來(lái)說(shuō)，SLE方法是在4H-SiC的延伸基面上生長(cháng)3C-SiC層，3C-SiC也沿著(zhù)4H-SiC基面延伸，這樣使得3C-SiC層與4H-SiC層之間的界面非常平坦，沒(méi)有原子偏差。

掃描非線(xiàn)性介電常數顯微鏡測量結果顯示，3C-SiC表面的缺陷密度僅為4H-SiC的1/200，表明SLE方法可以大幅降低界面缺陷密度，預測CHESS-MOS可將損耗降低30%以上。而且，由于基于3C-SiC的CHESS-MOS還可以極大地降低絕緣膜漏電流密度，消除絕緣膜在短時(shí)間內劣化的風(fēng)險，提高器件的長(cháng)期可靠性。

在實(shí)驗中，該團隊還發(fā)現，使用SLE法可以形成3C-SiC/4H-SiC/3C-SiC/4H-SiC等雙量子阱結構的現象，那么通過(guò)有意地形成這種堆疊結構，可以制造高頻器件，而在以前，SiC半導體器件被認為難以實(shí)現。

此外，該團隊還有另一個(gè)新發(fā)現，他們通過(guò)使用SLE方法在半絕緣4H-SiC襯底上生長(cháng)3C-SiC層，可避免由于與襯底電容耦合而導致的高頻信號衰減問(wèn)題，這將有望為高頻集成電路的大規模生產(chǎn)鋪平道路。

最為重要的是，SLE方法能夠直接在SiC外延層表面的一部分引入不同的晶體結構，而無(wú)需大幅改變現有的SiC MOSFET器件形狀或制造工藝，預計該技術(shù)很快可以導入器件生產(chǎn)線(xiàn)。